Я реализовал простой счетчик up с помощью modelsim. код находится в verilog.

---

module up_counter    (
output reg [7:0] out     ,  // Output of the counter
input  wire      enable  ,  // enable for counter
input  wire      clk     ,  // clock Input
input  wire      reset      // reset Input
);
//-------------Code Starts Here-------
always_ff @(posedge clk)
if (reset) begin
  out <= 8'b0 ;
end else if (enable) begin
  out ++;
end

endmodule

это код.

Что я уже пробовал:

в первый раз, когда я запустил его в modelsim, он работал нормально. будучи новым для этого программного обеспечения,я не могу выяснить, в чем проблема.для реализации,я во-первых, тактовая частота сигнала CLK, а затем заставили включить в 1 и сбрасывается в ноль.кроме того, я также установить выход в ноль.но после выполнения кода,он остается на нуле только.
пожалуйста помочь.

---